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本課程安排： 學(xué)時(shí)：48學(xué)時(shí)（課堂教學(xué)40學(xué)時(shí)，上機(jī)實(shí)驗(yàn)8學(xué)時(shí)） 一、傳統(tǒng)設(shè)計(jì)方法：自下而上（Bottom - up)的設(shè)計(jì)方， 是以固定功能元件為基礎(chǔ)，基于電路板的設(shè)計(jì)方法。 二、 EDA方法：自上而下（Top - Down)的設(shè)計(jì)方法。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由 EDA工具一體化完成。 三、傳統(tǒng)方法與EDA方法比較： FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device 主流公司：Xilinx、Altera、Lattice FPGA/CPLD 顯著優(yōu)點(diǎn)： 開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速 度快、市場(chǎng)適應(yīng)能力強(qiáng)、硬件修改升級(jí)方便。 CPLD/FPGA開發(fā)應(yīng)用選擇 VHDL：IEEE標(biāo)準(zhǔn)，系統(tǒng)級(jí)抽象描述能力較強(qiáng)。 Verilog: IEEE標(biāo)準(zhǔn)，門級(jí)開關(guān)電路描述能力 較強(qiáng)。 ABEL: 系統(tǒng)級(jí)抽象描述能力差，適合于門級(jí) 電路描述。 EDA開發(fā)工具分為： 集成化的開發(fā)系統(tǒng): 特定功能的開發(fā)軟件：綜合軟件 仿真軟件 四、實(shí)驗(yàn)開發(fā)系統(tǒng) 一、設(shè)計(jì)輸入子模塊 用圖形編輯器、文本編輯器作設(shè)計(jì)描述，完成語義正確性、語法規(guī)則的檢查。二、設(shè)計(jì)數(shù)據(jù)庫子模塊 系統(tǒng)的庫單元、用戶的設(shè)計(jì)描述、中間設(shè)計(jì)結(jié)果。 四、仿真子模塊 功能仿真：又稱前仿真、系統(tǒng)級(jí)仿真或行為仿真，用于驗(yàn)證系統(tǒng)的功能。 時(shí)序仿真：又稱后仿真、電路級(jí)仿真，用于驗(yàn)證系統(tǒng)的時(shí)序特性、系統(tǒng)性能。 仿真是系統(tǒng)驗(yàn)證的主要手段，是整個(gè)電子設(shè)計(jì)過程中花費(fèi)時(shí)間最多的環(huán)節(jié)。五、布局布線子模塊 完成由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射。uZo紅軟基地

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